H-1BGreen card en trámite para este puesto

REG. 1987469

Ingeniero de Análisis de Temporización Estática de Diseño Físico SOC

Intel Corporation

VERIFICADO · 294 green cards (PERM) aprobadas en los últimos 12 mesesRegistros públicos del Departamento de Trabajo de EE. UU. (DOL).

Ingeniero en Intel Corporation en Phoenix, AZ; empresa con 294 procesos PERM aprobados en los últimos 12 meses.

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Descripción del empleo

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Detalles del trabajo: Descripción del trabajo: Como ingeniero de diseño físico, usted jugará un papel fundamental en la configuración del rendimiento, la eficiencia de la energía y la funcionalidad de los diseños de vanguardia System-on-Chip (SoC). Su experiencia impactará directamente la calidad del producto, permitiendo avances innovadores en la tecnología que impulsan la innovación informática. Colaborando en múltiples equipos, contribuirá a la creación y optimización de soluciones de alto rendimiento y baja potencia al tiempo que desarrolla metodologías que mejoran la eficiencia y la excelencia operacional. Esta es una oportunidad emocionante para trabajar en diseños complejos que tienen un impacto global, ofreciendo soluciones que potencian el mundo actual e inspiran las posibilidades de mañana. Responsabilidades clave: • Realizar análisis y optimización de tiempo de nivel SOC, garantizando que los diseños cumplan con los requisitos funcionales y de rendimiento. • Generar y verificar las limitaciones de tiempo al abordar las violaciones de tiempo en el nivel de chips o bloques de SoCs. • Realizar rollups de tiempo y desarrollar redes de reloj optimizadas para funcionalidad, rendimiento y eficiencia energética. • Definir metodologías para producir modelos de tiempo de alta calidad y permitir la ejecución eficiente del diseño físico. • Establecer las condiciones adecuadas de proceso, tensión y temperatura (PVT) para el análisis de tiempo, alineando con los planes de productos y vinculando estrategias. • Trabajar estrechamente con el equipo de relojería y los diseñadores de chips completos para equilibrar las correcciones de tiempo, la entrega de energía, el reloj y la partición. • Colaborar con equipos de arquitectura, diseño de relojería, DFT y diseño lógico para desarrollar flujos para la integración de chips y validar las directrices de rendimiento de la red de relojes. • Contribuir al desarrollo de herramientas, flujos y metodologías que mejoran el diseño físico de SoC y los procesos de tiempo. Calificaciones: Usted debe poseer las siguientes calificaciones mínimas para ser considerado inicialmente para esta posición. Las calificaciones preferidas se añaden a los requisitos mínimos y se consideran un factor más en la identificación de los candidatos principales. Las necesidades enumeradas se obtendrán mediante una combinación de la experiencia laboral pertinente de la industria, experiencias de pasantías y trabajos escolares/clases/investigación. Calificaciones mínimas • Grado de licenciado con 8 + años o grado de maestría con 6+ años o doctorado con 4+ años en Ingeniería Eléctrica o Ingeniería Informática o Ciencias de la Computación o un campo relacionado. • 7+ años de competencia técnica en análisis de tiempo estático de nivel SOC, diseño de red de relojes y metodologías de cierre de tiempo. • 3+ años de experiencia con las siguientes habilidades: • Fuerte experiencia en la adaptación de limitaciones de tiempo, conocimiento de diseño físico y técnicas de optimización. • Competencia con herramientas estándar para el análisis de tiempo, extracción y diseño físico. • Familiaridad con los procesos de scripting TCL y presupuesto de tiempo. Habilidades/Experiencia preferidas: • Capacidad demostrada para colaborar en diversos equipos y impulsar soluciones innovadoras para los diseños de SoC. • Experiencia con metodologías de relojería SoC, ejecución disciplinada y resolución de problemas en el diseño digital. • Conocimiento de herramientas, flujos y metodologías para el diseño físico de alto rendimiento. • Fuertes habilidades de comunicación y capacidad para articular conceptos técnicos con eficacia. • DFT conocimiento de arquitectura es un fuerte plus Tipo de trabajo: Alquiler experimentado Cambio: Cambio 1 (Estados Unidos de América) Ubicación primaria: US, Arizona, Phoenix Ubicaciones adicionales: US, California, Santa Clara Declaración de publicación: Todos los solicitantes calificados recibirán consideración por el empleo sin tener en cuenta la raza, el color, la religión, el credo religioso, el sexo, el origen nacional, el ascendencia, la edad, la discapacidad física o mental, la condición médica, la información genética, el estado militar y veterano, el estado civil, el embarazo, el género, la expresión de género, la identidad de género, la orientación sexual o cualquier otra característica protegida por el derecho local, la regulación o la ordenanza. Posición de confianza N/A Beneficios Ofrecemos un paquete de compensación total que se sitúa entre los mejores de la industria. Se compone de pago competitivo, bonos de acciones y programas de beneficio que incluyen salud, jubilación y vacaciones. Más información sobre los beneficios de trabajar en Intel. Rango de Salario Anual para trabajos que podrían realizarse en los EE.UU.: $164,470.00-311,890,00 USD El rango mostrado en esta publicación de trabajo refleja la compensación mínima y máxima para la posición en todas las ubicaciones estadounidenses. Dentro del alcance, la remuneración individual se determina por el lugar de trabajo y factores adicionales, incluyendo habilidades relacionadas con el empleo, experiencia y educación o capacitación pertinentes. Su reclutador puede compartir más sobre el rango de compensación específico para su ubicación preferida durante el proceso de contratación. Modelo de trabajo para este papel Este papel será elegible para nuestro modelo de trabajo híbrido que permite a los empleados dividir su tiempo entre trabajar en el sitio web de Intel asignado y fuera del sitio. * Los detalles de la publicación de empleo (como modelo de trabajo, ubicación o tipo de tiempo) están sujetos a cambios. * INFORMACIÓN ADDITIONAL: Intel está comprometido con el cumplimiento de la Alianza Empresarial Responsable (RBA) y las prácticas éticas de contratación. No cobramos ninguna cuota durante nuestro proceso de contratación. Los candidatos nunca deben ser obligados a pagar las tasas de contratación, los honorarios de reconocimiento médico o cualquier otro cargo como condición de empleo. Si se le pide que pague alguna cuota durante nuestro proceso de contratación, por favor reporte esto inmediatamente a su reclutador.
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Job Details: Job Description: As a Physical Design Timing Engineer, you will play a pivotal role in shaping the performance, power efficiency, and functionality of Intel's cutting-edge System-on-Chip (SoC) designs. Your expertise will directly impact product quality, enabling groundbreaking advancements in technology that drive computing innovation. Collaborating across multiple teams, you will contribute to the creation and optimization of high-performance, low-power solutions while developing methodologies that enhance efficiency and operational excellence. This is an exciting opportunity to work on complex designs that have a global impact, delivering solutions that power today's world and inspire tomorrow's possibilities. Key Responsibilities: • Perform SOC level timing analysis and optimization, ensuring designs meet functional and performance requirements. • Generate and verify timing constraints while addressing timing violations at the chip or block level for SoCs. • Conduct timing rollups and develop optimized clock networks for functionality, performance, and power efficiency. • Define methodologies to produce high-quality timing models and enable efficient physical design execution. •  Establish the appropriate process, voltage, and temperature (PVT) conditions for timing analysis, aligning with product plans, and binning strategies. • Work closely with the clocking team and full-chip designers to balance timing fixes, power delivery, clocking, and partitioning. • Collaborate with architecture, clocking design, DFT and logic design teams to develop flows for chip integration and validate clock network performance guidelines. • Contribute to the development of tools, flows, and methodologies that enhance SoC physical design and timing processes. Qualifications: You must possess the below minimum qualifications to be initially considered for this position. Preferred qualifications are in addition to the minimum requirements and are considered a plus factor in identifying top candidates. Requirements listed would be obtained through a combination of industry relevant job experience, internship experiences and or schoolwork/classes/research. Minimum Qualifications • Bachelor's degree with 8 +years or master’s degree with 6+ years or PhD with 4+ years in Electrical Engineering or Computer Engineering or Computer Science or a related field. • 7+ years technical proficiency in SOC level static timing analysis, clock network design, and timing closure methodologies. • 3+ years of experience with the following skills: • Strong expertise in timing constraint adaptation, physical design knowledge, and optimization techniques. •  Proficiency with industry-standard tools for timing analysis, extraction, and physical design. • Familiarity with TCL scripting and timing budgeting processes. Preferred Skills/Experience:   • Demonstrated ability to collaborate across diverse teams and drive innovative solutions for SoC designs. •  Experience with SoC clocking methodologies, disciplined execution, and problem-solving in digital design. • Knowledge of tools, flows, and methodologies for high-performance physical design. • Strong communication skills and ability to articulate technical concepts effectively. • DFT architecture knowledge is a strong plus            Job Type: Experienced Hire Shift: Shift 1 (United States of America) Primary Location: US, Arizona, Phoenix Additional Locations: US, California, Santa Clara Posting Statement: All qualified applicants will receive consideration for employment without regard to race, color, religion, religious creed, sex, national origin, ancestry, age, physical or mental disability, medical condition, genetic information, military and veteran status, marital status, pregnancy, gender, gender expression, gender identity, sexual orientation, or any other characteristic protected by local law, regulation, or ordinance. Position of Trust N/A Benefits We offer a total compensation package that ranks among the best in the industry. It consists of competitive pay, stock bonuses, and benefit programs which include health, retirement, and vacation. Find out more about the benefits of working at Intel .     Annual Salary Range for jobs which could be performed in the US: $164,470.00-311,890.00 USD     The range displayed on this job posting reflects the minimum and maximum target compensation for the position across all US locations. Within the range, individual pay is determined by work location and additional factors, including job-related skills, experience, and relevant education or training. Your recruiter can share more about the specific compensation range for your preferred location during the hiring process.     Work Model for this Role This role will be eligible for our hybrid work model which allows employees to split their time between working on-site at their assigned Intel site and off-site. * Job posting details (such as work model, location or time type) are subject to change. * ADDITIONAL INFORMATION: Intel is committed to Responsible Business Alliance (RBA) compliance and ethical hiring practices. We do not charge any fees during our hiring process. Candidates should never be required to pay recruitment fees, medical examination fees, or any other charges as a condition of employment. If you are asked to pay any fees during our hiring process, please report this immediately to your recruiter.
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